類似于室內(nèi)設(shè)計(jì)師將椅子、桌子和其他家具布置在家居環(huán)境之內(nèi)，芯片設(shè)計(jì)師也需要搞清楚處理器的各部分組件要如何放置在平面圖上，同時(shí)充分考慮到各組件間的往來延遲。

室內(nèi)設(shè)計(jì)師需要考慮房間內(nèi)空間和起居使用的便利性，而芯片設(shè)計(jì)師則關(guān)注功率、性能和面積與宏單元位置的影響。內(nèi)存等晶體管、PCI-Express控制器或內(nèi)存控制器等模擬設(shè)備，甚至是核心本身，都需要在半導(dǎo)體設(shè)備上找到屬于自己的安放點(diǎn)位。

長久以來，這兩個(gè)步驟一直依靠手動方式完成——首先放置宏單元，之后放置無數(shù)較小的標(biāo)準(zhǔn)單元。近期，設(shè)計(jì)人員開始采用更為混合的方法，同時(shí)放置宏單元和標(biāo)準(zhǔn)單元，于是挑戰(zhàn)性也達(dá)到新的高度。

英偉達(dá)研究科學(xué)家Anthony Agnesina和Mark Ren在最近討論AI輔助宏單元布局的博文中寫道，“這些宏單元往往比標(biāo)準(zhǔn)單元大得多，而標(biāo)準(zhǔn)單元則是數(shù)字設(shè)計(jì)的基本構(gòu)建塊。宏布局對于芯片布局有著巨大影響，直接決定著許多設(shè)計(jì)指標(biāo)，例如面積和功耗。因此，改進(jìn)這些宏單元的布局，對于優(yōu)化每塊芯片的性能和效率至關(guān)重要。考慮到宏布局、標(biāo)準(zhǔn)單元而已以及由此產(chǎn)生的功能、性能與面積（PPA）之間的復(fù)雜關(guān)系，必須想辦法改進(jìn)這一設(shè)計(jì)流程。”

近年來出現(xiàn)的新方法，包括借助強(qiáng)化學(xué)習(xí)（算法和神經(jīng)網(wǎng)絡(luò)通過對大量宏單元放置示例進(jìn)行采樣學(xué)習(xí)）實(shí)現(xiàn)對并發(fā)單元和宏單元的布置。英偉達(dá)建議使用DREAMPlace，也就是該公司于2019年首次推出的GPU加速開源深度學(xué)習(xí)工具包，嘗試在芯片上放置超大規(guī)模集成（VLSI）電路，徹底顛覆以往以手動方式設(shè)計(jì)宏單元和標(biāo)準(zhǔn)單元布局的老辦法。

英偉達(dá)還建議調(diào)整當(dāng)前并發(fā)單元和宏單元的布局設(shè)計(jì)方式，例如使用多目標(biāo)優(yōu)化框架來擴(kuò)展搜索空間以縮小“最優(yōu)性差距”，也就是拉近已知最佳解決方案與設(shè)計(jì)方案下限值之間的差距。

DREAMPlace是一款使用PyTorch深度學(xué)習(xí)框架和工具包創(chuàng)建的分析放置器，可使用放置問題來訓(xùn)練神經(jīng)網(wǎng)絡(luò)。英偉達(dá)科學(xué)家們在日前的國際物理設(shè)計(jì)研討會上發(fā)表了AutoDMP（基于自動DREAMPlace的宏布局）研究論文，這也標(biāo)志著這家GPU巨頭乃至整個(gè)半導(dǎo)體行業(yè)都在探索如何利用AI設(shè)計(jì)出更強(qiáng)大、更高效的新型芯片。

AutoDMP整合了上周英偉達(dá)在GTC 2023大會上展示的所有前沿和核心組件，能夠覆蓋從GPU加速到機(jī)器學(xué)習(xí)技術(shù)、再到提高效率與降低功耗等各類需求。

作為八位參與研究的英偉達(dá)團(tuán)隊(duì)成員，Agnesina和Ren寫道，“這項(xiàng)工作表明，使用基于機(jī)器學(xué)習(xí)的多目標(biāo)優(yōu)化和GPU加速數(shù)值布局工具，可以有效探索廣闊的設(shè)計(jì)空間，找到更好的宏布局解決方案。DREAMPlace將布局問題表述為布局密度約束下的線長優(yōu)化問題，并對其進(jìn)行數(shù)值求解。”

據(jù)研究人員介紹，這里提出的方法要求使用多目標(biāo)樹結(jié)構(gòu)Parzen估計(jì)器（MOTPE）貝葉斯優(yōu)化算法，通過調(diào)整布局器的參數(shù)來探索設(shè)計(jì)空間，最終全力追求三大基本目標(biāo)——線長、單元密度和降低通信擁塞。其中還包含一個(gè)雙層功率、性能和面積（PPA）評估方案，用以管理搜索空間的復(fù)雜度。論文提到，英偉達(dá)還鼓勵對DREAMPlace布局引擎做進(jìn)一步優(yōu)化，“以減少合法化問題并顯著擴(kuò)展其設(shè)計(jì)空間，從而改善潛在的可實(shí)現(xiàn)PPA指標(biāo)。”

Agnesina和Ren寫道，“我們建議在參數(shù)空間中使用多目標(biāo)優(yōu)化，而非單目標(biāo)優(yōu)化。需要相互權(quán)衡的目標(biāo)分別為線長、密度和通信擁塞度。線長近似于直線施泰納最小樹（RSMT）長度。密度是指DREAMPlace中使用的目標(biāo)單元密度。最后，使用RUDY算法估計(jì)擁塞情況。”

研究人員在DREAMPlace中選擇了16個(gè)參數(shù)來定義設(shè)計(jì)空間。Agnesina和Ren解釋道，這些參數(shù)“是根據(jù)對布局質(zhì)量有顯著影響的觀察結(jié)果而一一確定的。”“其中包括與優(yōu)化相關(guān)的參數(shù)（例如基于梯度的數(shù)值優(yōu)化器及其學(xué)習(xí)率）和物理參數(shù)（例如用于密度評估的bin數(shù)和密度目標(biāo)）。多目標(biāo)優(yōu)化力圖找到帕累托邊界，這是一組非支配的目標(biāo)空間點(diǎn)，代表著若不降低至少一個(gè)其他目標(biāo)，則任何目標(biāo)均無法繼續(xù)改進(jìn)。”

他們還在DREAMPlace之外添加了新的參數(shù)，包括最初將單元和宏布置在底板中心，這樣會影響最終布局的質(zhì)量。此外，為了簡化宏單元的合法保證（所謂宏單元的合法性，就是確保宏單元間互不重疊，且符合各種設(shè)計(jì)約束），他們還添加了兩個(gè)參數(shù)以確保宏單元間的最小垂直和水平間距。

AutoDMP還接受了TILOS AI研究所的宏布局基準(zhǔn)測試的評估，其中包含帶有大量宏單元的CPU與AI加速器設(shè)計(jì)。在評估當(dāng)中，研究人員將AutoDMP與商業(yè)EDA工具相集成，并在英偉達(dá)DGX AI系統(tǒng)上運(yùn)行了多目標(biāo)優(yōu)化。這套系統(tǒng)包含四個(gè)“Ampere”A100 GPU加速器，各加速器均具有80 GB的高帶寬內(nèi)存。測試會啟動16個(gè)并行進(jìn)程來采樣參數(shù)并運(yùn)行D通過調(diào)整DREAMPlace中的增強(qiáng)參數(shù)并引入多目標(biāo)優(yōu)化機(jī)制，研究人員發(fā)現(xiàn)，他們能夠在幾個(gè)小時(shí)之內(nèi)在DGX系統(tǒng)上生成宏布局選項(xiàng)——包括為每份設(shè)計(jì)做1000個(gè)設(shè)計(jì)點(diǎn)采樣。實(shí)際效果不僅超越了開源學(xué)術(shù)工具、比肩商業(yè)產(chǎn)品，“這樣的進(jìn)步更有助于縮短早期架構(gòu)探索周期，更準(zhǔn)確、更高效地評估布局修改決策。”

Agnesina和Ren最后總結(jié)道，“這項(xiàng)工作證明，將GPU加速布局器與AI/機(jī)器學(xué)習(xí)多目標(biāo)碼數(shù)優(yōu)化相結(jié)合將帶來切實(shí)優(yōu)勢。此外，考慮到可擴(kuò)展性在現(xiàn)代芯片設(shè)計(jì)流程中的重要意義，我們希望這種方法能夠?yàn)樾碌那罢靶栽O(shè)計(jì)空間探索翻開歷史性的又一篇章。”

REAMPlace，選定的布局則被納入由CPU驅(qū)動的TILOS EDA流程接受檢驗(yàn)。